物理設(shè)計工具的作用是采用自動布局布線技術(shù)或人工編輯的方法實現(xiàn)集成電路的版圖設(shè)計。

自動布局布線通常分為布局規(guī)劃（Floor Planning）、物理布局（Placement）、時鐘樹綜合（Clock Tree Synthesis,CTS）、物理布線（Routing）等幾個步驟。

布局規(guī)劃在一定幾何約束條件下，確定芯片面積及優(yōu)化模塊形狀，決定標(biāo)準單元、I/O Pad和宏單元的位置。常用的布局規(guī)劃算法有布局尺寸變化算法、基于群生長擺放模塊的方法、仿真退火迭代算法，以及將問題映射為等式集合進行解析求解的方法等。

物理布局又稱為總體布局和詳細布局，是指將標(biāo)準單元擺放到版圖核心區(qū)域的單元行上且滿足設(shè)計規(guī)劃的合理位置，使得芯片線長、時序、擁擠度、功耗等多個性能目標(biāo)得到最優(yōu)化。布局問題屬于非確定性問題，很難找到一個多項式時間復(fù)雜度算法來得到最優(yōu)解。在實際應(yīng)用中通常尋求可行解來作為最優(yōu)解的近似。常見的解決布局問題的算法可以分為圖論算法（深度優(yōu)先搜索、關(guān)鍵路徑等）、確定性算法（線性規(guī)劃、非線性規(guī)劃、動態(tài)規(guī)劃等）、隨機算法（仿真退火等）3種。

利用仿真退火算法求解布局問題的流程如下。

時鐘樹綜合在時鐘電路中插入緩沖器單元，將時鐘信號傳遞到各個同步單元（觸發(fā)器等），其優(yōu)化目標(biāo)在于盡量減少時鐘路徑延遲和時鐘偏差。常見的時鐘樹綜合算法有H- Tree 算法、Fishbone算法等，如圖5-114所示。為了減少時鐘偏差和受參數(shù)變化的影響，高性能的時鐘系統(tǒng)設(shè)計還會采用網(wǎng)形（Mesh）結(jié)構(gòu)，但同時也會占用更多的布線資源和面積。

物理布線階段分為總體布線和詳細布線兩個步驟：總體布線把網(wǎng)線合理地分配在合適的布線區(qū)域，盡量避免局部擁擠；詳細布線實現(xiàn)線網(wǎng)通過布線層連線和通孔的具體連接，避免線網(wǎng)的短路、開路錯誤。根據(jù)布線區(qū)域和線網(wǎng)端點在區(qū)域中的分布情況有可以把詳細布線分為通道布線、開關(guān)盒布線和區(qū)域布線。雙層通道布線結(jié)果和線網(wǎng)垂直約束圖如圖5-115所示。

隨著集成電路工藝技術(shù)進入28nm工藝和更先進工藝，物理布線需要支持多重曝光工藝技術(shù)，以保證設(shè)計的可制造性。

在集成電路的版圖設(shè)計中，人工編輯主要依靠版圖編輯工具。版圖編輯工具提供一個以多邊形為基礎(chǔ)的二維幾何圖形創(chuàng)建與編輯環(huán)境，根據(jù)集成電路版圖的特點及設(shè)計規(guī)則提供交互式的編輯與操作功能，最終以GDS或者OASIS等格式輸出物理版圖。版圖編輯工具的基本功能如下。

（1）支持層次化編輯。

（2）與工藝綁定，并以一定的顏色、線型和填充方式區(qū)分不同的工藝層。

（3）支持矩形、多邊形、路徑等基本圖形的創(chuàng)建、縮放、拉伸等。

（4）采用參數(shù)化單元（Parameterized Cell)，減少重復(fù)輸入。

隨著集成電路設(shè)計方法學(xué)的發(fā)展，對版圖編輯工具的要求也越來越高，主要體現(xiàn)在以下方面。

（1）與電路圖的交互，由此產(chǎn)生了電路圖驅(qū)動版圖（Schematic-Driven Layout,SDL）和約束驅(qū)動版圖（Constraint Driven Layout,CDL）兩項技術(shù)。

（2）模擬和數(shù)字集成電路的融合，衍生出模擬電路的自動布局和自動布線技術(shù)。

（3）設(shè)計規(guī)模的急劇膨脹對工具效率提出更高要求，催生快速顯示、多線程查詢等技術(shù)。

（4）工藝技術(shù)的發(fā)展需要新的版圖編輯技術(shù)，例如鰭式場效應(yīng)晶體管（FinFET）的設(shè)計需要多格點對齊技術(shù)等。

審核編輯：湯梓紅