CTLE 電路與閃存 ADC 尺寸和數(shù)量的正確平衡在最大限度地減少 ADC 位以實現(xiàn)最小面積和功耗方面發(fā)揮著關鍵作用。

最先進的每秒 112 吉比特 （Gbps） 長距離 （LR） SerDes PHY 的設計要求將模數(shù)轉換器 （ADC） 的位數(shù)降至最低，以實現(xiàn)整個系統(tǒng)占用最小的面積和消耗最小的功率。為此，利用連續(xù)時間線性均衡 （CTLE） 的值來減少 ADC 面積和功耗。由于采用了交錯式 ADC（如閃存），因此 ADC 面積和功率隨 ADC 通道的數(shù)量而變化。

此外，112-Gbps LR SerDes PHY 必須在 CTLE 輸入附近包含一個靜電放電 （ESD） 網(wǎng)絡，以保護接收器輸入。必須設計該電路塊，以便為 SoC 和網(wǎng)絡系統(tǒng)設計人員提供最高的可靠性。在這里，將 ESD 網(wǎng)絡置于 ADC 內部是沒有意義的，因為 CTLE 的存在對于優(yōu)化設計至關重要。CTLE 的輸入在芯片外，因此需要提供 ESD 以防止設備處理造成的損壞。

CTLE 由一個終端塊（電阻器）、一個用于減少大信號進入 ADC 的衰減器、一個用于減少符號間干擾 （ISI） 的高頻升壓塊組成在 ADC 輸入端、直流偏移消除器和基線漂移消除器。所有這些共同減少了 ADC 的面積和功耗，同時保持了鏈路性能。

這些電路及其序列用于降低所需的 ADC 分辨率。這是為什么？好吧，在確定 ADC 分辨率時，最重要和絕對的特性是 ADC 的動態(tài)范圍。這被定義為 ADC 可以接受的最大電壓與預期在輸入端看到的最小電壓之比。

這兩個值在電壓上相差越遠，相對而言，ADC 越大，價格也越高。事實證明，CTLE 是降低 ADC 動態(tài)范圍的主要因素。這允許具有最佳 ADC 位數(shù)的高度可接受的系統(tǒng)性能。

深入研究 CTLE 并減少位數(shù)

讓我們從終端網(wǎng)絡開始。在 CTLE 的輸入端，終端為 SoC 和網(wǎng)絡系統(tǒng)設計人員提供差分 100 歐姆 （Ω）。一個控制良好的電阻器有助于減小動態(tài)范圍。由于電阻器已校準，因此輸入電壓擺幅不會因電阻器的工藝或溫度變化而變化。在Rambus中，電阻器被修整為最佳值，這使 CTLE 輸入端的輸入信號電壓電平保持非常穩(wěn)定。

接下來，考慮 CTLE 第一級的衰減器。如果遠端發(fā)射器物理上靠近輸入，或者如果線路非常小，則發(fā)射器的輸入不會因信道損耗而顯著衰減。如果設計不當，進入接收器的這個巨大信號可能會使 ADC 的輸入過載。添加一個額外的 ADC 位可以補償這種過載。然而，使用一個簡單的衰減器，可以在 CTLE 之前減少輸入信號，這樣 ADC 就不需要那個額外的位。衰減器通常由分壓器電路構成。

高頻升壓級是信號鏈中的第二個 CTLE 模塊。這會減少來自通道的 ISI 量，進而減少 ADC 輸入所需的動態(tài)范圍。高頻升壓級之所以這樣做，是因為在 ADC 輸入之前去除了一些 ISI。

在 ADC 輸入端執(zhí)行均衡還有另一個優(yōu)點。ADC 引入的相對于 ISI 的量化噪聲降低了。這意味著接收器的 DSP 中的高頻噪聲增強較少，因為在 ADC 之前執(zhí)行了一些均衡。

接下來是可變增益放大器（VGA）；DSP 在啟動時設置其值，并在鏈接處于活動狀態(tài)時保持不變。VGA 增加了高頻升壓級輸出信號的輸入電壓。這樣做的方式是它始終占據(jù) ADC 的整個動態(tài)范圍。

在 VGA 之后，是 DC 偏移消除器。上面討論的 CTLE 模塊是模擬電路，所有這些電路都有自然缺陷，導致它們產生 DC 偏移。DC 偏移消除器允許使用 ADC 的中心范圍，從而可以最大化 ADC 的動態(tài)范圍。

最后，還有基線漂移消除器。這是因為 SoC 或網(wǎng)絡系統(tǒng)設計人員可能要求在發(fā)送器和接收器之間包含一個 DC 模塊。在 DC 模塊的情況下，需要在 ADC 輸入處恢復 DC 值，而基線漂移消除器會執(zhí)行此操作。

因此，當所有這些功能結合在一起時，所需的 ADC 位數(shù)可以顯著減少多達三個。如果應用所有這些功能，最終結果是使用 5 位 ADC 獲得與使用 8 位 ADC 相同的整體系統(tǒng)鏈路性能。

為什么這些位很重要？

為什么我們要消除這些位？為了說明原因，我們以閃存 3 位 ADC 為例，如圖 2 所示。ADC 采用多個比較器，均由單個時鐘驅動。輸入信號與所有比較器進行比較。有 2 b - 1 個比較器，其中 b 是位數(shù)。在這個 3 位 ADC 中，有 7 個比較器（2 3 ? 1 為 7）。

Flash ADC 速度快且具有良好的穩(wěn)定性，可實現(xiàn)高度可接受的接收器性能；但是，它們可能具有高輸入電容，參考發(fā)生器可能很復雜，并且需要設計與系統(tǒng)數(shù)字部分的高速接口。

要將位數(shù)增加 1，ADC 中的比較器數(shù)量需要加倍。結果，這使 ADC 的大部分面積翻了一番。類似地，比較器的數(shù)量增加，增加了功率。此外，解碼器需要有兩倍多的狀態(tài)并且還會增長。因此，當分辨率增加一倍時，就會產生級聯(lián)效應，使面積、功率和輸入電容增加一倍。

這也意味著 ADC 更難驅動，需要 CTLE 提供更大的驅動強度。此外，必須添加兩倍的參考電壓，以使參考電壓發(fā)生器增加。增加 ADC 輸出的位數(shù)會在整個 DSP 中產生漣漪，從而需要數(shù)據(jù)路徑中的更多位，這會增加數(shù)字邏輯的面積和功耗。

由于 ADC 的輸出數(shù)據(jù)，數(shù)字數(shù)據(jù)管道變得更寬。對于添加的每一位，必須在 DSP 中添加另一位以接收來自 ADC 的信號。簡而言之，分辨率每增長一位，設計的尺寸就會翻倍，也稱為隨分辨率的幾何增長，對于閃存 ADC 尤其如此。

減少閃存 ADC 面積和功耗

的技術 公平地說，閃存 ADC 引入了減少其面積和功耗的設計技術。兩種常見的技術被稱為折疊和插值。折疊技術允許我們在 ADC 的動態(tài)范圍內重復使用一組比較器兩次，而不是使用一組來確定所有電平。這種技術減少了比較器的數(shù)量并節(jié)省了面積和功率。

在插值的情況下，取相鄰比較器之間的平均值，以減少前置放大器的數(shù)量。插值的主要優(yōu)點是減少 ADC 的輸入電容。

另一種技術是執(zhí)行可變分辨率，其中不使用的比較器被關閉。例如，如果輸入信號的電壓非常低，則可以禁用高電平比較器以節(jié)省功率。然而，所有這些用于減輕面積和功耗的技術都有其缺點。每增加一點分辨率，設計難度、時間和風險都會增加。

擴展模擬信號

Flash ADC 消耗的面積和功率很重要，由于設計中采用的方式，它們必須顯著減少。原因是 112 Gbps LR SerDes PHY 鏈路需要每秒 56 千兆樣本。由于工藝技術速度的限制，不能使用單通道ADC。但是，有一個解決這個問題的方法。顯示了一類稱為時間交錯的 ADC ，它采用多個通道。這類 ADC 有許多并行的閃存 ADC，而不僅僅是一個。這里的想法是在數(shù)字化之前及時拉伸模擬信號。

這些M個 ADC 以Fs的采樣率并行運行，即采樣率除以M。例如，如果我們每秒有 4 個 56 giga 樣本，我們將有 7 GHz 乘以 8。因此，我們每秒總共有 56 個千兆樣本。112-Gbps 收發(fā)器中沒有一個 ADC，而是有許多并行的閃存 ADC。這些時間交錯 ADC 的優(yōu)點是并行速度比單獨的單個閃存 ADC 快M倍。

這種 ADC 技術提供了所需的速度。但是，所有 ADC 通道都需要匹配。如果它們的偏移不匹配，則在 ADC 的輸出端會產生模式噪聲。這些是音調，這是一種減損性能。這些音調需要通過校準來消除。

此外，還包括采樣時間誤差。這是 ADC 應該采樣的時間和它實際采樣的時間之間的誤差。這可以通過數(shù)字檢測 ADC 輸出的采樣時間誤差和微調 ADC 輸入的采樣時鐘來校準。

如果交錯通道的增益不匹配，也會出現(xiàn)增益不匹配。隨著不同的M個通道循環(huán)通過，每個通道都將經歷增益模式重復。這進一步降低了 ADC 性能。當然，數(shù)字校準電路可以檢測到這種不匹配，并通過調整 ADC 基準來糾正它。此外，還有其他標準 ADC 損傷，包括抖動、熱噪聲和諧波失真。

當然，并行的閃存ADC越多，陣列就越復雜，設計和驗證也就越困難。然而，最重要的是，它最好最大限度地減少交錯的閃存 ADC 的數(shù)量。此外，盡可能并聯(lián)使用最小的 ADC 至關重要。

結論

頂級 112-Gbps LR SerDes PHY 要求最大限度地減少 ADC 位數(shù)，從而通過減少比較器的數(shù)量和最大限度地減少 DSP 中攜帶的位數(shù)，為您的整個系統(tǒng)提供最小的面積和功耗。在這項設計工程工作中，CTLE 的價值開始發(fā)揮作用，以降低所需的 ADC 分辨率。

所有這些 CTLE 電路都有助于減少面積和功耗。通過提高動態(tài)范圍，CTLE 電路在保持性能的同時減少了面積和功耗。在 112 Gbps 下使用的 ADC 類別極大地受益于交錯更小、更低功耗的 ADC 通道。經驗法則是使用正確大小和數(shù)量的通道，同時保持所需的覆蓋范圍和誤碼性能。

審核編輯：郭婷