本文作者：賽靈思工程師 Kathy Ren

在Versal新一代ACAP器件上，除了延續之前Ultrascale/Ultrascale+系列器件上已有的DDR4 IP之外，還配置了最新的DDR4/LPDDR4 硬核控制器 (NOC IP)。它的性能更高，并且不額外占用其他的可編程邏輯資源 (PL)。使用它的時候，在硬件設計方面和設計流程上，和之前的軟核控制器(DDR4 IP)也有著很大的不同。今天我們來介紹一下I/O planning方面的設計考慮和實現流程。

在原理圖設計之前，需要先新建一個測試小工程，在block design中添加NOC IP。

在IP wizard中，根據 memory 容量，位寬，帶寬等要求完成相關配置。

總體上來講，DDR4/LPDDR4的管腳有2種分配模式：Flipped和Non-flipped，模式的選擇可以通過使能或者關閉 NOC IP 中 “Flipped pinout”的選項來實現。

Versal 器件上每個NOC IP對應3個IO bank的管腳，它們都位于同一個triplet之中。一個NOC IP對應的所有DDR4/LPDDR4接口管腳都必須放置在這3個IO bank之中。在對 block design進行綜合之后，打開synthesized design，在I/O ports窗口中點擊 “Open advanced I/O planner” ，按照bank或者nibble為單位指定所有管腳的位置。

在此之后，地址、控制和時鐘管腳的位置就被固定了下來。數據管腳在Byte以內和Byte之間可以進行微調，具體的調整規則可以參考pg313中Pinout Rules相關章節。

PG313:

https://docs.xilinx.com/r/en-US/pg313-network-on-chip

審核編輯：湯梓紅