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EDA產(chǎn)業(yè)發(fā)展現(xiàn)狀與前景分析

我快閉嘴 ? 來源:愛集微 ? 作者:JZ ? 2020-12-11 13:05 ? 次閱讀

12月11日上午,在中國集成電路設(shè)計(jì)業(yè)2020年會之《EDAIC設(shè)計(jì)創(chuàng)新論壇》上,行業(yè)各路大咖在會場對EDA的現(xiàn)狀與前景展開討論。

新思科技技術(shù)支持副總監(jiān)湯木明認(rèn)為,先進(jìn)工藝下,設(shè)計(jì)實(shí)現(xiàn)的挑戰(zhàn)不只在于PR是否能理解復(fù)雜工藝規(guī)則并在符合規(guī)則實(shí)施PPA優(yōu)化。影響設(shè)計(jì)實(shí)現(xiàn)周期和目標(biāo)可以更早來自于綜合引擎是否能否理解工藝規(guī)則加入優(yōu)化考慮中,甚至可能來自于在RTL設(shè)計(jì)結(jié)構(gòu)的選擇中是否充分評估現(xiàn)金工藝特性的影響。

Cadence高級資深總監(jiān)劉淼表示,隨著先進(jìn)工藝節(jié)點(diǎn)變得越來越小,設(shè)計(jì)性能目標(biāo)似乎總是在提高,不僅是時鐘頻率,而且是功率和面積。為了滿足這些具有挑戰(zhàn)性的要求,Cadence不斷研究新的創(chuàng)新技術(shù),這些技術(shù)將有助于交付最新的高性能硅器件。機(jī)器學(xué)習(xí)是一個很好的例子,并顯示出進(jìn)一步改善數(shù)字設(shè)計(jì)自動化的巨大潛力。

上海國微思爾芯首席執(zhí)行官兼總裁林俊雄則表示,先進(jìn)節(jié)點(diǎn)的VLSI不只是密度高、系統(tǒng)架構(gòu)復(fù)雜,更往往會搭配多核CPU和需要復(fù)雜的處理器運(yùn)行環(huán)境,整體使驗(yàn)證工作急劇增加。

關(guān)于摩爾定律的發(fā)展,Mentor亞太區(qū)技術(shù)總監(jiān)李立基認(rèn)為,摩爾定律還在繼續(xù)往前走,但是隨著芯片的集成度不斷提高,成本卻沒有降低。同時,李立基介紹了最新的封裝技術(shù)對芯片集成帶寬、速率的提高。

另外,Ansys半導(dǎo)體事業(yè)部主任工程師姚欣認(rèn)為,3DIC設(shè)計(jì)的每一個階段——從芯片到封裝,再到PCB再到系統(tǒng)——都需要仔細(xì)關(guān)注,以確保在面對熱、功耗、電磁和機(jī)械約束以及相互作用時的可靠性。但是,設(shè)計(jì)階段通常是不連貫的,分散的,從一個抽象層到另一個抽象層的可見性有限。芯片—封裝協(xié)同設(shè)計(jì)是3D集成電路設(shè)計(jì)的重要組成部分,以成為現(xiàn)代系統(tǒng)設(shè)計(jì)的重要要求。

談到電源管理芯片,北京華大九天產(chǎn)品總監(jiān)劉曉明認(rèn)為,當(dāng)前電源管理芯片的主要難題在于高功能集成度給設(shè)計(jì)帶來的難題,多應(yīng)用場景給仿真驗(yàn)證帶來的難題和高功率密度給可靠性分析帶來的難題。

而在存儲器方面,上海概倫電子副總裁劉文超表示,存儲器市場飛速發(fā)展,已占據(jù)全球集成電路銷售額首位,其中DRAM和閃存占比最高,而下一代非易失性存儲器的市場平均增長率極高,達(dá)到104%,預(yù)計(jì)在2023年擴(kuò)大到72億美元。存儲技術(shù)在不斷的提高存儲密度、降低成本。

芯華章商務(wù)拓展總監(jiān)祝丹表示,EDA已經(jīng)不再是特別小的領(lǐng)域,EDA需要進(jìn)行行業(yè)整合,未來EDA可以和AI云計(jì)算結(jié)合。

南京EDA創(chuàng)新中心研發(fā)副總經(jīng)理陳剛表示,隨著IC芯片的復(fù)雜度和集成度與日俱增,IC設(shè)計(jì)對EDA的要求與依賴也越來越高,單一EDA工具很難滿足設(shè)計(jì)人員對IC設(shè)計(jì)的全流程需求,不同工具間的切換又為數(shù)據(jù)完整性增添了風(fēng)險。

芯師(上海)電子應(yīng)用工程師經(jīng)理劉客表示,當(dāng)從一代工藝技術(shù)節(jié)點(diǎn)演變到下一代節(jié)點(diǎn)時,由于工藝偏差造成的工藝參數(shù)離散和由版圖設(shè)計(jì)到實(shí)際光刻過程帶來的光學(xué)失真真正在顯著增加。這現(xiàn)象的疊加使得集成電路制造的復(fù)雜性不斷提高,同時也影響了良率和可靠性。在納米級微縮工藝中,界定了改善這些現(xiàn)象的方法,而為了達(dá)到改善的目的,必須對IC性能進(jìn)行有效的預(yù)測和監(jiān)測。因此,設(shè)計(jì)初期分析工藝偏差、優(yōu)化設(shè)計(jì)參數(shù)和驗(yàn)證環(huán)境條件就變得十分必要。
責(zé)任編輯:tzh

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