亞穩(wěn)態(tài)概述

01亞穩(wěn)態(tài)發(fā)生原因

在 FPGA 系統(tǒng)中，如果數(shù)據(jù)傳輸中不滿足觸發(fā)器的 Tsu 和 Th 不滿足，或者復位過程中復位信號的釋放相對于有效時鐘沿的恢復時間（recovery time）不滿足，就可能產生亞穩(wěn)態(tài)，此時觸發(fā)器輸出端 Q 在有效時鐘沿之后比較長的一段時間處于不確定的狀態(tài)，在這段時間里 Q 端在 0 和 1 之間處于振蕩狀態(tài)，而不是等于數(shù)據(jù)輸入端 D 的值。這段時間稱為決斷時間（resolution time）。經過 resolution time 之后 Q 端將穩(wěn)定到 0 或 1 上，但是穩(wěn)定到 0 或者 1，是隨機的，與輸入沒有必然的關系。

02 亞穩(wěn)態(tài)發(fā)生場合

只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就是無法避免的，亞穩(wěn)態(tài)主要發(fā)生在異步信號檢測、跨時鐘域信號傳輸以及復位電路等常用設計中。

03 亞穩(wěn)態(tài)危害

由于產生亞穩(wěn)態(tài)后，寄存器Q 端輸出在穩(wěn)定下來之前可能是毛刺、振蕩、固定的某一電壓值。在信號傳輸中產生亞穩(wěn)態(tài)就會導致與其相連其他數(shù)字部件將其作出不同的判斷，有的判斷到“1”有的判斷到“0”，有的也進入了亞穩(wěn)態(tài)，數(shù)字部件就會邏輯混亂。在復位電路中產生亞穩(wěn)態(tài)可能會導致復位失敗。怎么降低亞穩(wěn)態(tài)發(fā)生的概率成了FPGA設計需要重視的一個注意事項。

理論分析

01 信號傳輸中的亞穩(wěn)態(tài)

在同步系統(tǒng)中，輸入信號總是系統(tǒng)時鐘同步，能夠達到寄存器的時序要求，所以亞穩(wěn)態(tài)不會發(fā)生。亞穩(wěn)態(tài)問題通常發(fā)生在一些跨時鐘域信號傳輸以及異步信號采集上。

它們發(fā)生的原因如下：

在跨時鐘域信號傳輸時，由于源寄存器時鐘和目的寄存器時鐘相移未知，所以源寄存器數(shù)據(jù)發(fā)出數(shù)據(jù)，數(shù)據(jù)可能在任何時間到達異步時鐘域的目的寄存器，所以無法保證滿足目的寄存器 Tsu 和 Th 的要求；

在異步信號采集中，由于異步信號可以在任意時間點到達目的寄存器，所以也無法保證滿足目的寄存器 Tsu 和 Th 的要求；

當數(shù)據(jù)在目的寄存器 Tsu-Th 時間窗口發(fā)生變化，也即當數(shù)據(jù)的建立時間或者保持時間不滿足時，就可能發(fā)生亞穩(wěn)態(tài)現(xiàn)象。如圖 3.1 所示。

圖 3.1 亞穩(wěn)態(tài)產生示意圖

由圖可知，當產生亞穩(wěn)態(tài)后 Tco 時間后會有 Tmet（決斷時間）的振蕩時間段，當振蕩結束回到穩(wěn)定狀態(tài)時為“0”或者“1”，這個是隨機的。因此，會對后續(xù)電路判斷造成影響。

02 復位電路的亞穩(wěn)態(tài)

（1）異步復位電路

在復位電路設計中，復位信號基本都是異步的，常用異步復位電路 Verilog 描述如下：

always @(posedge clk or negedge rst_n)
begin
if(!rst_n) a <= 1’b0;
else a <= b;
end

綜合出來復位電路模型如圖 3.2 所示：

圖 3.2 異步復位電路模型

如圖 3.3 所示，為復位電路復位時序圖。如果異步復位信號的撤銷時間在 Trecovery（恢復時間）和 Tremoval（移除時間）之內，那勢必造成亞穩(wěn)態(tài)的產生，輸出在時鐘邊沿的 Tco 后會產生振蕩，振蕩時間為 Tmet（決斷時間），最終穩(wěn)定到“0”或者“1”，就會可能造成復位失敗。

圖 3.3 異步復位時序

（2）同步復位電路

在復位電路中，由于復位信號是異步的，因此，有些設計采用同步復位電路進行復位，并且絕大多數(shù)資料對于同步復位電路都認為不會發(fā)生亞穩(wěn)態(tài)，其實不然，同步電路也會發(fā)生亞穩(wěn)態(tài)，只是幾率小于異步復位電路。

如下面 verilog 代碼對同步復位電路的描述：

always @(posedge clk)
begin
if(!rst_n) a <= 1’b0;
else a <= b;
end

綜合出硬件電路如圖 3.4 所示。

圖 3.4 同步復位電路

在此，我們不討論同步復位的消耗資源問題，只討論同步復位的亞穩(wěn)態(tài)產生情況。

當輸入端 Din 為高電平，而且復位信號的撤銷時間在 clk 的 Tsu 和 Th 內時候，亞穩(wěn)態(tài)就隨之產生了。如圖 3.5 時序所示，當復位撤銷時間在 clk 的 Tsu 和 Th 內，輸入數(shù)據(jù)為“1”，通過和輸入數(shù)據(jù)相與后的數(shù)據(jù)也在 clk 的 Tsu 和 Th 內，因此，勢必會造成類似異步信號采集的亞穩(wěn)態(tài)情況。

圖 3.5 同步復位電路時序圖

03 亞穩(wěn)態(tài)產生概率以及串擾概率

在實際的FPGA電路設計中，常常人們想的是怎么減少亞穩(wěn)態(tài)對系統(tǒng)的影響，很少有人考慮怎么才能減少亞穩(wěn)態(tài)發(fā)生幾率，以及亞穩(wěn)態(tài)串擾的概率問題。

（1）亞穩(wěn)態(tài)發(fā)生概率

由上面分析得知，系統(tǒng)亞穩(wěn)態(tài)發(fā)生的都是由于 clk 的 Tsu 和 Th 不滿足，又或者是復位信號的移除和恢復時間不滿足。常用 FPGA 器件的 Tsu+Th 約等于 1ns，復位移除和恢復時間相加約等于 1ns。

當異步信號不是一組數(shù)據(jù)，或者信號量較少，那就需要對異步信號進行同步處理，例如對一個異步脈沖信號進行采集，只要脈沖信號變化發(fā)生在時鐘 Tsu 和 Th 窗口內，那就很可能會產生亞穩(wěn)態(tài)，亞穩(wěn)態(tài)產生的概率大概為：

概率=(建立時間+保持時間)/ 采集時鐘周期

（公式 3-1）

由公式 3-1 可以看出，隨著 clk 頻率的增加，亞穩(wěn)態(tài)發(fā)生的幾率是增加的。

例如，為系統(tǒng)采用 100M 時鐘對一個外部信號進行采集，采集時鐘周期為 10ns，那采集產生亞穩(wěn)態(tài)的概率為：1ns/10ns=10%

同理采用 300M 時鐘對一個外部信號進行采集，那產生亞穩(wěn)態(tài)的概率為：1ns/3.3ns=30%

如果采用三相相位差為 120°的時鐘對一個外部信號進行采集，那產生亞穩(wěn)態(tài)的概率接近 90%

所以在異步信號采集過程中，要想減少亞穩(wěn)態(tài)發(fā)生的概率：

降低系統(tǒng)工作時鐘，增大系統(tǒng)周期，亞穩(wěn)態(tài)概率就會減小；

采用工藝更好的 FPGA，也就是 Tsu 和 Th 時間較小的 FPGA 器件、

（2）亞穩(wěn)態(tài)的串擾概率

使用異步信號進行使用的時候，好的設計都會對異步信號進行同步處理，同步一般采用多級 D 觸發(fā)器級聯(lián)處理，如圖 3.6 所示，采用三級 D 觸發(fā)器對異步信號進行同步處理。

圖 3.6 三級寄存器同步

這種模型大部分資料都說的是第一級寄存器產生亞穩(wěn)態(tài)后，第二級寄存器穩(wěn)定輸出概率為 90%，第三極寄存器穩(wěn)定輸出的概率為 99%，如果亞穩(wěn)態(tài)跟隨電路一直傳遞下去，那就會另自我修護能力較弱的系統(tǒng)直接崩潰。接下來我們分析這種串擾的概率問題。

如圖 3.7 所示為一個正常第一級寄存器發(fā)生了亞穩(wěn)態(tài)，第二級、第三極寄存器消除亞穩(wěn)態(tài)時序模型。

圖 3.7 三級寄存器消除亞穩(wěn)態(tài)

由上圖可以看出，當?shù)谝粋€寄存器發(fā)生亞穩(wěn)態(tài)后，經過 Tmet 的振蕩穩(wěn)定后，第二級寄存器能采集到一個穩(wěn)定的值。但是為什么第二級寄存器還是可能會產生亞穩(wěn)態(tài)呢？

由于振蕩時間 Tmet 是受到很多因素影響的，所以 Tmet 時間又長有短，所以當 Tmet 時間長到大于一個采集周期后，那第二級寄存器就會采集到亞穩(wěn)態(tài)。如圖 3.8 所示。

圖 3.8 二級寄存器亞穩(wěn)態(tài)

由上圖可知，第二級也是一個亞穩(wěn)態(tài)，所以在這種情況下，亞穩(wěn)態(tài)產生了串擾，從第一級寄存器傳到了第二級寄存器，同樣也可能從第二級寄存器串擾到第三級寄存器。這樣會讓設計邏輯判斷出錯，產生亞穩(wěn)態(tài)傳輸，可能導致系統(tǒng)死機奔潰。

（3）亞穩(wěn)態(tài)振蕩時間 Tmet

亞穩(wěn)態(tài)震蕩時間 Tmet 關系到后級寄存器的采集穩(wěn)定問題，Tmet 影響因素包括：器件的生產工藝、溫度、環(huán)境以及寄存器采集到亞穩(wěn)態(tài)離穩(wěn)定態(tài)的時刻等。甚至某些特定條件，如干擾、輻射等都會造成 Tmet 增長。

消除亞穩(wěn)態(tài)的辦法

有亞穩(wěn)態(tài)產生，我們就要對亞穩(wěn)態(tài)進行消除，常用對亞穩(wěn)態(tài)消除有三種方式：

對異步信號進行同步處理；

采用 FIFO 對跨時鐘域數(shù)據(jù)通信進行緩沖設計；

對復位電路采用異步復位、同步釋放方式處理。

01 對異步信號進行同步提取邊沿

在異步通信或者跨時鐘域通信過程中，最常用的就是對異步信號進行同步提取邊沿處理。對一個異步信號進行提取上升沿通常采用程序清單 4.1 所示。

程序清單 4.1 雙極寄存器提取邊沿

input sig_nsyn;
wire sig_nsyn_p;
reg[1:0] sig_nsyn_r;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n) sig_nsyn_r <= 2’d0;
else sig_nsyn_r <= { sig_nsyn_r [0], sig_nsyn };
end
assign sig_nsyn_p = sig_nsyn_r[0] & ~sig_nsyn_r[1];

這種邊沿提取方式對于一個穩(wěn)定的系統(tǒng)是不合適的，例如：當?shù)谝患壖拇嫫鞑杉絹喎€(wěn)態(tài)，那勢必造成 sig_nsyn_p 輸出亞穩(wěn)態(tài)，這樣就會對采用 sig_nsyn_p 的信號進行判斷的電路造成影響，甚至判斷出錯誤的值。

根據(jù) 3.3.1 小節(jié)的亞穩(wěn)態(tài)產生概率，如果在 100M 時種下那第一級寄存器產生亞穩(wěn)態(tài)的概率約為 10%，隨著系統(tǒng)采集頻率升高，那產生亞穩(wěn)態(tài)的概率也會隨之上升。因此，在進行異步信號跨頻提取邊沿時候，一般采用多進行一級寄存器消除亞穩(wěn)態(tài)，可能在系統(tǒng)穩(wěn)定性要求高的情況下，采用更多級寄存器來消除亞穩(wěn)態(tài)，如程序清單 4.2 所示，即為采用 4 級寄存器消除亞穩(wěn)態(tài)，相應的邊沿信號產生的時間就晚了兩個時鐘周期。

程序清單 4.2 多級寄存器提取邊沿信號

input sig_nsyn;
wire sig_nsyn_p;
reg[3:0] sig_nsyn_r;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n) sig_nsyn_r <= 2’d0;
else sig_nsyn_r <= { sig_nsyn_r [2::0], sig_nsyn };
end
assign sig_nsyn_p = sig_nsyn_r[2] & ~sig_nsyn_r[3];

02FIFO 進行異步跨頻數(shù)據(jù)處理

當數(shù)據(jù)流從一個時鐘域到另一個時鐘域的時候，絕大多數(shù)情況下都采用 FIFO 來作為中間緩沖，采用雙時鐘對數(shù)據(jù)緩沖，就可以避免亞穩(wěn)態(tài)的發(fā)生。

03 異步復位，同步釋放

對于復位情況下的亞穩(wěn)態(tài)，常常是由于恢復時間和移除時鐘不滿足造成的，因此，最常用的處理方式是采用異步復位、同步釋放。常用電路模型如所示。采用第二級寄存器輸出作為全局復位信號輸出。

程序清單 4.3 異步復位處理

wire sys_rst_n;
reg [1:0] rst_r;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n) rst_r <= 2’d0;
else rst_r <= {rst_r[0], 1’b1};
end
assign sys_rst_n = rst_r[1];

通過上面三種方式處理異步信號、異步數(shù)據(jù)、以及異步復位可有效的提高系統(tǒng)的穩(wěn)定性。減少亞穩(wěn)態(tài)的產生。

責任編輯：xj

原文標題：詳解 | FPGA中復位電路產生亞穩(wěn)態(tài)的原因

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