DDR4實(shí)現(xiàn)的PCB架構(gòu)進(jìn)步

計(jì)算機(jī)技術(shù)領(lǐng)域的格局一直在不斷變化。隨著新標(biāo)準(zhǔn)的出現(xiàn)，需要改變?cè)O(shè)備架構(gòu)。在解決從DDR3到DDR4 的世代標(biāo)準(zhǔn)更改時(shí)，該說(shuō)法同樣正確。

隨機(jī)存取存儲(chǔ)器的這些進(jìn)步也帶來(lái)了整體性能的顯著提高。因此，要利用最新的RAM，就需要PCB設(shè)計(jì)上的改變。就像USB標(biāo)準(zhǔn)從USB 2.0升級(jí)到USB 3.0一樣。隨著對(duì)更大處理能力，更好性能和更高水平功能的需求不斷推動(dòng)行業(yè)發(fā)展，這些類(lèi)型的變化是連續(xù)且必要的。

盡管大多數(shù)人不會(huì)注意到或看到PCB設(shè)計(jì)所需的必要體系結(jié)構(gòu)更改，但這并不會(huì)減少這些關(guān)鍵更改的重要性。

DDR4實(shí)現(xiàn)需要哪些PCB布局更改？

DDR4或Double Data Rate 4有兩種不同的模塊類(lèi)型。So-DIMM或小型雙列直插式內(nèi)存模塊（260針）已在便攜式計(jì)算設(shè)備（如筆記本電腦）中使用。另一種模塊類(lèi)型是在臺(tái)式機(jī)和服務(wù)器等設(shè)備中使用的DIMM或雙列直插式內(nèi)存模塊（288針）。

因此，架構(gòu)的第一個(gè)變化當(dāng)然是由于引腳數(shù)。先前的版本（DDR3）將240針用于DIMM，將204針用于So-DIMM。鑒于前面提到的，DDR4在其DIMM應(yīng)用中使用了288針。隨著引腳或觸點(diǎn)的增加，DDR4提供了更高的DIMM容量，增強(qiáng)的數(shù)據(jù)完整性，更快的下載速度以及更高的電源效率。

伴隨著整體性能的提高，還采用了弧形設(shè)計(jì)（底部），可實(shí)現(xiàn)更好，更安全的連接，并提高安裝過(guò)程中的穩(wěn)定性和強(qiáng)度。另外，有一些基準(zhǔn)測(cè)試證實(shí)DDR4可以將性能提高50％，并可以達(dá)到3200 MT（每秒兆傳輸）。

此外，盡管使用較少的功率，但仍可實(shí)現(xiàn)這些性能提升；1.2伏特（每個(gè)DIMM），而不是其先前版本的1.5到1.35伏特要求。所有這些變化意味著PCB設(shè)計(jì)人員必須重新評(píng)估其設(shè)計(jì)方法以實(shí)現(xiàn)DDR4。

DDR4 PCB設(shè)計(jì)指南

可以理解，如果您希望電子設(shè)備或組件以最佳水平運(yùn)行，則需要精確而準(zhǔn)確的PCB設(shè)計(jì)，其中包括DDR4的實(shí)現(xiàn)。除了對(duì)設(shè)計(jì)準(zhǔn)確性的要求外，還必須遵守當(dāng)今的內(nèi)存要求。

PCB設(shè)計(jì)人員還必須考慮其他各種因素。例如空間分配和關(guān)鍵連接。還需要管理初始設(shè)計(jì)階段，因?yàn)樵O(shè)計(jì)必須滿足布線拓?fù)浜驮O(shè)計(jì)規(guī)范才能成功實(shí)現(xiàn)。

PCB應(yīng)遵循布線和最佳實(shí)踐（PCB）來(lái)有效管理數(shù)據(jù)。如果與該實(shí)踐有任何偏差，可能會(huì)導(dǎo)致多個(gè)問(wèn)題，包括磁化率和輻射發(fā)射。PCB設(shè)計(jì)人員還應(yīng)利用適當(dāng)?shù)募夹g(shù)進(jìn)行大規(guī)模扇出，高邊沿速率以保持低誤碼率以及1.6至3.2 Gbps的數(shù)據(jù)范圍。同樣，如果沒(méi)有適當(dāng)?shù)脑O(shè)計(jì)技術(shù)，您的PCB將遇到信號(hào)完整性問(wèn)題，并導(dǎo)致串?dāng)_和由此產(chǎn)生的（過(guò)度）抖動(dòng)。

DDR4布線準(zhǔn)則以及長(zhǎng)度和間隔規(guī)則

在PCB設(shè)計(jì)中，要獲得最佳的布線路徑，既需要正確安裝DIMM接口，也需要正確使用存儲(chǔ)芯片。通常，DDR4 SDRAM需要較短的路徑和適當(dāng)?shù)拈g隔，以實(shí)現(xiàn)峰值時(shí)序和最佳信號(hào)完整性。PCB設(shè)計(jì)人員還應(yīng)在相關(guān)信號(hào)組中采用引腳交換。另外，在實(shí)現(xiàn)過(guò)程中，應(yīng)避免在空隙上路由信號(hào)，避免信號(hào)層彼此相鄰以及參考平面分裂。

同時(shí)，還應(yīng)在可行的情況下在電源層或適當(dāng)?shù)慕拥兀?/span>GND）之間路由存儲(chǔ)接口信號(hào)。此外，您可以通過(guò)在同一層的同一字節(jié)通道組中路由DQ（輸入/輸出數(shù)據(jù)），DQS（數(shù)據(jù)選通）和DM（數(shù)據(jù)掩碼）信號(hào)來(lái)幫助減少或消除傳輸速度差異。而且，由于時(shí)鐘信號(hào)的傳播延遲比DQS信號(hào)更長(zhǎng)，因此時(shí)鐘信號(hào)走線通常需要比雙列直插式存儲(chǔ)模塊中最擴(kuò)展的DQS走線更長(zhǎng)的長(zhǎng)度。

最后，必須記住，每個(gè)板的堆疊都是不同的，間距要求也是如此。因此，有必要利用場(chǎng)求解器（Clarity 3D Solver）在關(guān)鍵信號(hào)之間建立低于-50dB的串?dāng)_。注意：DQS的時(shí)鐘沒(méi)有長(zhǎng)度要求，但是命令/控制/地址的時(shí)鐘確實(shí)有長(zhǎng)度要求。但是，長(zhǎng)度要求取決于材料的Dk（介電常數(shù)）和每個(gè)SDRAM的負(fù)載。

DDR4層分配和數(shù)據(jù)通道參考

可以將DQS，DQ和DM網(wǎng)絡(luò)分配給堆疊中任何可用的內(nèi)部帶狀線層。而地址/命令/控制和時(shí)鐘應(yīng)在更靠近SDRAM的層上進(jìn)行路由，以通過(guò)耦合最小化。

地址/命令/控制SDRAM通孔應(yīng)在每個(gè)SDRAM處添加接地的通孔（陰影通孔），以減少通孔耦合。

另外，根據(jù)控制器的地址和控制參考功率或接地。應(yīng)該注意的是，DIMM具有地址和控制參考功率，而板載BGA（球柵陣列）很少具有地址和控制參考功率。

DDR4與其前身（DDR3）一樣，在考慮實(shí)現(xiàn)時(shí)也需要一種新的設(shè)計(jì)方法。顯然，在設(shè)計(jì)要求方面有幾項(xiàng)更改以適應(yīng)升級(jí)后的性能，這是創(chuàng)新的副作用。但是，遵循適當(dāng)?shù)脑O(shè)計(jì)和拓?fù)浼夹g(shù)將使這個(gè)新的，當(dāng)前的世代標(biāo)準(zhǔn)產(chǎn)生最高的性能。