隨機(jī)存儲器RAM是指存儲單元的內(nèi)容可按需隨意取出或存入。

這種存儲器在斷電的時候?qū)G失其存儲內(nèi)容，它和ROM的區(qū)別在于這種存儲器不但可以隨時讀取已存放在其中的各個存儲單元的數(shù)據(jù)，而且還能隨時直接寫入新的信息(不需要先擦除再寫)。

常用來存儲運(yùn)算產(chǎn)生的中間數(shù)據(jù)，外面采集到的數(shù)據(jù)，臨時存放的數(shù)據(jù)等。

隨機(jī)存取存儲器的內(nèi)部構(gòu)造一般分為地址譯碼，存儲矩陣，三態(tài)輸出緩沖器和讀/寫控制邏輯電路等4個部分。

從結(jié)構(gòu)上看，RAM和ROM差不多，但是RAM的數(shù)據(jù)線因?yàn)橛屑瓤梢宰x出又可以寫入的要求，所以輸出緩沖器是雙向的。

RAM的工作過程是：首先得到地址信號和片選信號，片選信號有效則該芯片被選中，地址信號決定是對存儲器的哪個單元進(jìn)行操作;然后得到讀/寫控制信號，根據(jù)讀/寫信號的電平來確定是進(jìn)行讀操作還是寫操作。

若是讀操作，芯片就將地址總線對應(yīng)的存儲單元的數(shù)據(jù)送到輸出緩存器，在得到輸出緩沖控制信號有效時，再將該數(shù)據(jù)放到數(shù)據(jù)總線上。

若是寫操作，芯片在寫信號有效時就將數(shù)據(jù)總線上的數(shù)據(jù)寫入芯片存儲體的一個單元，到底寫入哪個單元，由地址信號決定。

若片選信號無效，則該芯片不進(jìn)行任何操作，輸出緩沖器的輸出線呈高阻狀態(tài)，可實(shí)現(xiàn)該芯片輸出緩沖器與外部數(shù)據(jù)總線的隔離。

在進(jìn)一步了解RAM之前，先簡單說一下觸發(fā)器。

觸發(fā)器是構(gòu)成時序邏輯電路的基本邏輯部件。它有兩個穩(wěn)定的狀態(tài)：0狀態(tài)和1狀態(tài);在不同的輸入情況下，它可以被置成0狀態(tài)或1狀態(tài);當(dāng)輸入信號消失后，所置成的狀態(tài)能夠保持不變。

所以，觸發(fā)器可以記憶1位二值信號。據(jù)此特性，觸發(fā)器構(gòu)成RAM的基本存儲單元。

按制造工藝分，RAM分為雙極型和MOS型兩種。

雙極型存儲速度快，以晶體管的觸發(fā)器作為基本存儲電路，故管子較多，與MOS型相比集成度較低，功耗大，成本高。所以雙極型RAM主要用在對速度要求較高的微型機(jī)或作為Cache。

MOS型RAM，又可分為靜態(tài)RAM(SRAM)和動態(tài)RAM(DRAM)兩種。

SRAM是由多管構(gòu)成的觸發(fā)器作為基本存儲電路，集成度高于雙極型，但低于DRAM，使用時不需要刷新，故可以省去刷新電路。功耗比雙極型低，但比DRAM高，存儲速度比DRAM快。

DRAM由單管線路(依靠電容存儲電荷)組成基本存儲電路，集成度高。功耗比SRAM更低，價格也比SRAM便宜。因?yàn)镈RAM依靠電容來存儲信息，由于總是存在著泄露電流，故需要定時刷新(1mS)。

MOS型存儲器因其集成度高，功耗低，價格便宜而得到廣泛應(yīng)用，所以下面主要介紹MOS型存儲器。

SRAM

SRAM是用MOS管作為基本記憶元件，下圖為一個NMOS八管靜態(tài)基本存儲單元電路。

輸入信號有X和Y地址譯碼線，統(tǒng)稱為字線，I/O和~I/O是與外部連接的數(shù)據(jù)信號線，可輸入/輸出，D和~D統(tǒng)稱為位線。Q1~Q4組成靜態(tài)觸發(fā)器，Q1，Q3位控制管，Q2，Q4為負(fù)載。

觸發(fā)器一共有兩個不同的穩(wěn)定狀態(tài)：Q1截止時，A為高電平，進(jìn)而Q2導(dǎo)通，B為低電平，進(jìn)而又保證Q1的截止，所以這是穩(wěn)定的;同樣，Q1導(dǎo)通時，A為低電平，進(jìn)而Q2截止，B為高電平，進(jìn)而又保證Q2的導(dǎo)通，所以這也是穩(wěn)定的。因此可以用這兩種不同的狀態(tài)分別表示1和0。

Y地址譯碼線控制存儲器內(nèi)部的D和~D(位線)是否與外部的輸入/輸出電路I/O和~I/O相通;X地址譯碼線控制存儲器內(nèi)部的D和~D(位線)是否與觸發(fā)器的A，B兩點(diǎn)相通。當(dāng)寫入1時，I/O為1，~I/O為0，通過導(dǎo)通Q5~Q8，使A為1，B為0。

這樣Q3導(dǎo)通，Q1截止，相當(dāng)于把輸入電荷存儲于Q1和Q3的柵極，當(dāng)輸入信號及地址選擇信號消失后，Q5~Q8都截止，由于存儲單元有電源和兩負(fù)載管，可以不斷地柵極補(bǔ)充電荷，所以靠兩個反相器的交叉控制，只要不掉電就能保持寫入信號1，而不用再刷新。寫入0的原理也一樣。

讀出時，Q5~Q8導(dǎo)通，存儲電路的信號被送至I/O和~I/O線上，供外部總線讀取，信息讀取出以后不影響觸發(fā)器中所存儲的信息，故稱為非破壞性讀出。

當(dāng)字線為低電平時，Q5~Q6截止，信息既不能讀出也不能寫入，只是保持原本存儲信息不變，即為維持狀態(tài)。

一個基本的存儲電路只能存儲一個二進(jìn)制數(shù)，若一條字線接到幾個存儲電路的傳輸門，就可以構(gòu)成一個存儲單元。

再由許多個存儲單元按陣列的形式排列，便可構(gòu)成一個存儲體，配上所需的如地址譯碼等控制電路，就可以得到我們所說的存儲芯片。

由此可見，靜態(tài)RAM觸發(fā)器在有電源的情況下，可以存入數(shù)據(jù)也可以讀出數(shù)據(jù)，在掉電之后，存入的信息將全部消失。

DRAM

上圖為單管動態(tài)存儲單元示意圖。動態(tài)基本存儲電路是利用MOS管柵極和源極之間的極間電容C1來存儲信息的。C1上有電荷，表示存有信息1，反之為0。雖然MOS是高阻器件，漏電流小，但是漏電流總還是存在的，因此C1上的電荷經(jīng)一段時間會泄放掉(2mS)，故不能長期保存信息。為了維持動態(tài)存儲電路所儲存的信息，必須使信息再生(即進(jìn)行刷新)。

Q1作為1個開關(guān)，Q2為同一列電路公用，C0是位線對地的寄生電容，C0>>C1。由于C1的電容很小(0.1~0.2uf)，所以讀出的信號很弱，需要進(jìn)行放大，另外在每次讀出后，由于C1上電荷的損失，原先存儲內(nèi)容收到破壞(改變)，因此還必須把原來信號重新寫入(再生)。

所以為了讀出動態(tài)存儲電路的數(shù)據(jù)，在讀數(shù)前需要對數(shù)據(jù)線進(jìn)行預(yù)充電。

讀出和寫入操作均需要按嚴(yán)格的定時時序脈沖進(jìn)行，因此，DRAM芯片內(nèi)部需要有時鐘電路。刷新過程就是先讀出信息(不送到數(shù)據(jù)線上，此時Y選擇線置0)，經(jīng)放大后再傳送給位線，通過寫入操作來完成。

由此可見，動態(tài)存儲電路具有集成度高，成本低，功耗低的特點(diǎn)，但由于需要刷新，需要有較復(fù)雜的外圍控制電路，所以只有在構(gòu)成大容量的存儲系統(tǒng)時(如PC)才有較高的性價比。