芯片設(shè)計(jì)分為前端設(shè)計(jì)和后端設(shè)計(jì)，前端設(shè)計(jì)也稱為邏輯設(shè)計(jì)，后端設(shè)計(jì)也稱為物理設(shè)計(jì)。隨著DFT技術(shù)的發(fā)展，有的公司將DFT歸到前端設(shè)計(jì)，有的公司歸到后端設(shè)計(jì)，有些情況下也將DFT歸到中端設(shè)計(jì)。前后端并沒(méi)有統(tǒng)一嚴(yán)格的界限，筆者愚見(jiàn)，個(gè)人認(rèn)為涉及到工藝相關(guān)的設(shè)計(jì)就是后端設(shè)計(jì)。

下圖為數(shù)字IC設(shè)計(jì)的流程簡(jiǎn)圖：

01前端設(shè)計(jì)部分

1、需求分析

產(chǎn)品要解決什么問(wèn)題，預(yù)測(cè)未來(lái)3-5年的趨勢(shì)和走向，確保芯片是有賣點(diǎn)和前瞻性的，面向未來(lái)。而后客戶向Fabless公司提出設(shè)計(jì)要求，包括芯片功能和性能需求，讓架構(gòu)師可以細(xì)化。

2、架構(gòu)設(shè)計(jì)

架構(gòu)師將系統(tǒng)功能進(jìn)行分解細(xì)化，形成Spec規(guī)范，將設(shè)計(jì)參數(shù)化、具體化。包括：

• 處理器架構(gòu)的選擇：ARM、RISC-V等；
• 總線接口的選擇：AHB、AXI、APB等；
• 軟硬件功能的劃分：硬件速度快、性能高，但靈活性較差；軟件速度慢、性能低，但靈活性好、開(kāi)發(fā)周期短。
• 性能參數(shù)：引腳分配、電壓頻率、工藝選擇、功耗和溫度范圍

3、RTL Coding

使用硬件描述語(yǔ)言將模塊功能以代碼的形式實(shí)現(xiàn)或者用圖形輸入工具來(lái)實(shí)現(xiàn)電路（Cadence的composer）

4、功能仿真驗(yàn)證（前仿真）

功能仿真：對(duì)RTL及的代碼進(jìn)行設(shè)計(jì)驗(yàn)證，檢驗(yàn)設(shè)計(jì)功能的正確性，看是否滿足Spec中的所有需求。

仿真工具有Modelsim、VCS等。

5、邏輯綜合（Synthesis）

基于特定的工藝庫(kù)，設(shè)計(jì)電路的面積、時(shí)序等目標(biāo)參數(shù)的約束條件，將設(shè)計(jì)的RTL級(jí)代碼映射為門級(jí)網(wǎng)表（netlist）。邏輯綜合需要基于特定的綜合庫(kù)，對(duì)于不同的庫(kù)，門電路標(biāo)準(zhǔn)單元的面積、時(shí)序等參數(shù)是不一樣的。

邏輯綜合工具有Synopsys的Design Compiler

6、靜態(tài)時(shí)序分析（STA，Static Timing Analysis）

在時(shí)序上對(duì)電路進(jìn)行驗(yàn)證，檢查電路是否存在建立時(shí)間（Setup time）和保持時(shí)間（Hold time）的違例（violation）。

STA工具有Synopsys的Prime Time。

7、形式驗(yàn)證（Formality）

從功能上對(duì)綜合后的網(wǎng)表進(jìn)行驗(yàn)證，將綜合后的網(wǎng)表與驗(yàn)證后的HDL設(shè)計(jì)進(jìn)行對(duì)比，看兩者在功能上是否等價(jià)，保證邏輯綜合過(guò)程中沒(méi)有改變HDL描述的電路功能。

形式驗(yàn)證工具有Synopsys的Formality

02DFT（中端）

可測(cè)性設(shè)計(jì)（DFT，Design For Test）是IC設(shè)計(jì)中的重要一步。通常對(duì)于邏輯電路采用掃描鏈（Scan Chain）的可測(cè)試結(jié)構(gòu)，增加電路內(nèi)部結(jié)構(gòu)的可控性和可觀測(cè)性。一般在邏輯綜合或物理綜合后進(jìn)行掃描電路的插入和優(yōu)化。此外還有MBIST、ATPG等技術(shù)。DFT相關(guān)內(nèi)容會(huì)在同專欄文章《可測(cè)性設(shè)計(jì)》中詳細(xì)介紹。

03后端

1、布局規(guī)劃（Placement）

放置芯片中的宏單元模塊，在總體上確認(rèn)各種功能電路的擺放位置，如IP、RAM、I/O引腳等模塊的位置，能影響芯片的最終面積。現(xiàn)在的EDA工具廣泛支持物理綜合，將布局優(yōu)化和邏輯綜合統(tǒng)一起來(lái)，引入真實(shí)的連線信息，減少了時(shí)序收斂需要的迭代次數(shù)。

工具有IC Compiler

2、時(shí)鐘樹(shù)綜合（CTS，clock tree synthesis）

構(gòu)造芯片內(nèi)部全局或局部平衡的時(shí)鐘鏈的過(guò)程稱為時(shí)鐘樹(shù)綜合，目的是使時(shí)鐘從同一個(gè)時(shí)鐘源到達(dá)各個(gè)寄存器時(shí)，延時(shí)差異最小。

3、布線（Route）

將前端提供的網(wǎng)表實(shí)現(xiàn)成版圖，包括各種標(biāo)準(zhǔn)單元之間的走線。布線工具通常將布線分為兩個(gè)階段：全局布線和詳細(xì)布線。在布局之后，通過(guò)全局布線決定布局的質(zhì)量以及提供大致的延時(shí)信息。得到的時(shí)序信息被反標(biāo)（Back Annotation）到設(shè)計(jì)網(wǎng)表上，用于STA，只有時(shí)序滿足了才會(huì)進(jìn)行詳細(xì)布線，詳細(xì)布線完成后可以得到精確的時(shí)序信息。

4、寄生參數(shù)提取（Parasitic Extraction）

由于導(dǎo)線本身存在的電阻，相鄰導(dǎo)線之間的互感、耦合電容在芯片內(nèi)部會(huì)產(chǎn)生信號(hào)噪聲、串?dāng)_和反射。提取寄生參數(shù)進(jìn)行再次分析驗(yàn)證，分析信號(hào)完整性問(wèn)題。

5、后仿真（Post-layout Simulation）

后仿真也叫門級(jí)仿真、時(shí)序仿真、帶反標(biāo)的仿真，需要利用在布局布線后獲得的精確延遲參數(shù)和網(wǎng)表進(jìn)行仿真，驗(yàn)證網(wǎng)表的功能和時(shí)序是否正確。后仿真一般使用標(biāo)準(zhǔn)延時(shí)（SDF，Standard Delay Format）文件來(lái)輸入延時(shí)信息。

6、物理版圖驗(yàn)證

對(duì)布線完成的版圖進(jìn)行功能和時(shí)序上的驗(yàn)證：

• LVS：版圖和邏輯綜合后的門級(jí)電路圖進(jìn)行對(duì)比驗(yàn)證
• DRC：設(shè)計(jì)規(guī)則檢查，檢查連線間距、連線寬度
• ERC：電氣規(guī)則檢查，檢查短路開(kāi)路

完成以上設(shè)計(jì)之后就可以Sign-off、交付到芯片代工廠（Foundry）Tape out了。實(shí)際上的后端流程還包括電路功耗分析。物理版圖以GDS II 的文件格式交給芯片代工廠在晶圓硅片上做出實(shí)際的電路，再進(jìn)行封裝和測(cè)試，最后得到芯片。

在實(shí)際的IC設(shè)計(jì)中，不同的EDA廠商通常會(huì)結(jié)合自己的EDA工具特點(diǎn)提供設(shè)計(jì)流程，但大體上都是一致的。隨著工藝尺寸的不斷減小，新的設(shè)計(jì)流程也將隨著新的EDA工具而出現(xiàn)，用于解決新的問(wèn)題。