幾十年來，平面互補(bǔ)金屬氧化物半導(dǎo)體 (CMOS) 集成芯片 (IC)技術(shù)遵循摩爾定律和登納德縮放定律。當(dāng)物理極限在 2010年代初期開始讓這些趨勢動(dòng)搖時(shí)，平面 CMOS 的發(fā)展只有一種方式：向上。當(dāng)這種情況發(fā)生在20 納米 (nm) 以下節(jié)點(diǎn)時(shí)，布局設(shè)計(jì)規(guī)則和技術(shù)在復(fù)雜性和約束方面發(fā)生了巨大飛躍。 ?

FinFET基礎(chǔ)知識(shí)

FinFET——一種場效應(yīng)晶體管（FET）——可以被設(shè)想為傳統(tǒng)的平面 CMOS 晶體管，其側(cè)面翻轉(zhuǎn)，以便柵極多晶硅可以在兩個(gè)表面上與源極和漏極連接。發(fā)生晶體管動(dòng)作的垂直結(jié)構(gòu)稱為“鰭”（Fin），由摻雜硅制成。 ? 鰭片可以構(gòu)建在體硅上，在這種情況下，它們必須以與平面 CMOS 中大致相同的方式進(jìn)行隔離。它們也可以位于絕緣層頂部，如絕緣體上硅 (SOI) CMOS 中的情況。柵極多晶硅的沉積方式是使其沿著鰭的一側(cè)向上延伸，越過頂部，然后向下延伸到另一側(cè)。溝道形成于多晶硅與鰭片接觸的任何地方。

? FinFET 技術(shù)有幾個(gè)含義。最重要的是，硅鰭片的高度和寬度尺寸是由制造工藝決定的，而不是由電路設(shè)計(jì)者決定的。這意味著每個(gè)晶體管的寬度尺寸是由柵極多晶硅穿過的鰭的數(shù)量而不是擴(kuò)散形狀的寬度來設(shè)置的。因此，所有晶體管寬度都被量化為整數(shù)個(gè)鰭片交叉點(diǎn)（crossings），每個(gè)鰭片交叉點(diǎn)的寬度大約增加 10-100 nm，具體取決于工藝。 ? 此外，鰭片是在規(guī)則網(wǎng)格上制造的，并且所有塊中的所有鰭片必須與該網(wǎng)格對(duì)齊。這限制了晶體管在塊內(nèi)以及布局內(nèi)的塊的放置。此外，在最先進(jìn)的技術(shù)節(jié)點(diǎn)中，柵極多晶硅帶也位于網(wǎng)格上，導(dǎo)致 X 和 Y 維度上的布局限制。 ? 已發(fā)布的 finFET 器件拆解顯示，鰭柵間距約為 30 nm ，多晶柵間距（也稱為接觸多晶間距）約為 50 nm。 ?

? 晶體管柵極多晶硅長度未量化 ，但受到嚴(yán)格限制。在大多數(shù) finFET 技術(shù)中，僅允許兩種或三種柵極長度：一種用于最小或“核心”長度，一種用于中壓模擬和定制電路應(yīng)用，一種用于輸入/輸出電路。 ? 與往常一樣，晶圓廠為存儲(chǔ)器陣列和支持設(shè)備提供特殊規(guī)則。這些規(guī)則通常允許陣列核心器件具有更高的密度，同時(shí)不會(huì)嚴(yán)重影響部分和全部良好的陣列良率。 ? 器件布局的基于網(wǎng)格的性質(zhì)和有限的柵極長度選擇導(dǎo)致了 finFET掩模設(shè)計(jì)的第一條規(guī)則：規(guī)律性和均勻性影響器件性能，因此是布局設(shè)計(jì)規(guī)則所要求的。 ? ? ?

規(guī)劃的重要性

在定制半導(dǎo)體布局中，開始布局之前仔細(xì)、徹底的規(guī)劃一直是成功芯片設(shè)計(jì)的重要實(shí)踐。finFET 設(shè)計(jì)規(guī)則的引入對(duì)于防止在掩模設(shè)計(jì)的關(guān)鍵階段進(jìn)行耗時(shí)且耗時(shí)的返工至關(guān)重要。 ?

2.1 終止或“完成”（Termination or “Finishing”） ? FinFET 技術(shù)設(shè)計(jì)規(guī)則不允許任意放置電路塊。除了器件和模塊布局的網(wǎng)格限制之外，所有模塊（從最小的運(yùn)算放大器到大型知識(shí)產(chǎn)權(quán) (IP)模塊，例如鎖相環(huán)和數(shù)據(jù)轉(zhuǎn)換器）都必須使用晶圓廠在其外圍端接或“完成” - 批準(zhǔn)的端接結(jié)構(gòu)。 ? 與往常一樣，基板（substrate）和任何 N-well都必須偏置。這些邊界和抽頭（boundary and tap）結(jié)構(gòu)所需的面積很容易比包括例如幾個(gè)邏輯門或“天線”二極管的小結(jié)構(gòu)大一個(gè)數(shù)量級(jí)。由于面積要求，在布局周期后期添加此類結(jié)構(gòu)作為邏輯ECO或在發(fā)現(xiàn)路由天線時(shí)可能非常困難且耗時(shí)。

? 2.2 密度和密度梯度（Density and Density Gradients） ? 當(dāng)今 finFET 技術(shù)中布局引起的變化的眾多原因之一是形狀密度和密度梯度。對(duì)于多晶硅柵極來說尤其如此，因此對(duì)最小密度、最大密度和密度梯度有嚴(yán)格的要求，在布局規(guī)劃時(shí)必須考慮這些要求。如果用于滿足這些與密度相關(guān)的基本規(guī)則的自動(dòng)填充算法無法找到有效的解決方案，則可能需要耗時(shí)的手動(dòng)填充工作，甚至可能需要重新定位大塊。 ? 當(dāng)由最小柵極長度器件構(gòu)建的塊被放置在由較長柵極器件構(gòu)建的塊旁邊時(shí)，密度梯度約束就會(huì)生效。這種放置可能需要大的過渡區(qū)域或特殊的填充形狀以滿足密度梯度規(guī)則。 ?

雖然多晶硅和擴(kuò)散密度規(guī)則對(duì)器件的電氣性能影響最大，但大多數(shù)金屬層也有最小和最大密度限制。在大多數(shù)情況下，自動(dòng)填充算法將能夠?yàn)檫@些規(guī)則創(chuàng)建設(shè)計(jì)規(guī)則檢查（DRC）正確的解決方案。 ? 不過，創(chuàng)建不符合金屬密度規(guī)則且無法通過填充算法解決的 DRC 正確布局是可能的。這是另一種需要耗時(shí)的手動(dòng)工作來修復(fù)密度違規(guī)的情況。為了避免這種情況發(fā)生，應(yīng)將模擬填充算法納入較低級(jí)別的布局 DRC 檢查的一部分。 ?

2.3 擴(kuò)散邊緣鄰近度（Diffusion Edge Proximity） ? 隨著 2000 年代初期普遍存在的淺溝槽隔離的出現(xiàn)，晶格應(yīng)力（crystal lattice stress）對(duì)器件性能的影響變得眾所周知。事實(shí)上，許多技術(shù)有意在設(shè)備上引入拉/壓應(yīng)力薄膜，以減輕甚至利用這些效應(yīng)。 ? 在 finFET 布局中，擴(kuò)散邊緣及其淺溝槽隔離與有源柵極的接近會(huì)產(chǎn)生晶格應(yīng)力，從而顯著降低該器件的性能。因此，晶圓廠強(qiáng)烈建議在有源器件和擴(kuò)散區(qū)域邊緣之間遵守一定的特定距離或多晶硅節(jié)距數(shù)量。由于擴(kuò)散中的任何中斷都需要這種間距，因此觀察稱為連續(xù)擴(kuò)散的做法通常會(huì)更有效。 ?

? 在這種方法中，器件之間的空間填充有處于斷電狀態(tài)而不是擴(kuò)散中斷狀態(tài)的虛擬器件。請(qǐng)注意，更改鰭片數(shù)量還需要擴(kuò)散中斷或虛擬器件，因此大多數(shù)模塊設(shè)計(jì)為每個(gè)器件使用一致數(shù)量的鰭片，并且器件寬度由柵極指的數(shù)量設(shè)置。這些約束導(dǎo)致基于行的布局，給定行中的器件都具有相同數(shù)量的鰭片。 ?

此外，為了遵守終止規(guī)則，每行在與柵極多晶硅正交的方向上具有相同的長度。具有相同鰭片數(shù)量的虛擬器件放置在功能晶體管和行末端的終端結(jié)構(gòu)之間。必須考慮這些器件并將其包含在原理圖中，以通過 LVS 檢查，并向電路設(shè)計(jì)人員提供有關(guān)從有源擴(kuò)散到電源的泄漏的信息。 ? 另一種眾所周知的鄰近效應(yīng)，即 N-well邊緣鄰近效應(yīng)，通常不被認(rèn)為是 finFET 布局中變異的重要來源。這可能是連續(xù)擴(kuò)散實(shí)踐有效地強(qiáng)制 N-well邊緣和有源器件之間的最小間距的結(jié)果。

? 2.4 前端形狀切口（Front-End Shape Cuts）

? 隨著 finFET 塊布局的形成，出現(xiàn)了一種規(guī)則結(jié)構(gòu)，在若干倍的鰭片間距上具有間隔一致的擴(kuò)散行。多晶硅柵極將呈長條狀，與所有擴(kuò)散行正交。為了將條帶分成單獨(dú)的晶體管柵極，在布局中使用與多晶硅條正交的多晶硅切割形狀。這些形狀允許多晶硅以比拉制多晶硅形狀所需的最小間距或終止更小的間距斷裂。 ? 可以以相同的方式產(chǎn)生擴(kuò)散接觸斷裂。雖然設(shè)計(jì)規(guī)則限制了切割形狀的位置和尺寸，但它們的幾何形狀可以具有一定的靈活性，如果布局設(shè)計(jì)者知道如何應(yīng)用它，則可以用來減少寄生效應(yīng)或增加密度。 ?

? 2.5 路由前的前端DRC（Front-End DRC Before Routing）

在進(jìn)行任何金屬布線之前，必須對(duì)層次結(jié)構(gòu)中每一層的電路塊進(jìn)行前端設(shè)計(jì)規(guī)則合規(guī)性測試，這一點(diǎn)至關(guān)重要。重新加工塊以滿足終止、連續(xù)擴(kuò)散、密度規(guī)則和切割形狀放置等許多限制是很困難且耗時(shí)的，而不必?fù)?dān)心重新布線和重新排列電網(wǎng)結(jié)構(gòu)。 ? 應(yīng)在準(zhǔn)備好的測試臺(tái)布局中就地測試極低級(jí)單元（例如標(biāo)準(zhǔn)邏輯門）的前端 DRC 合規(guī)性。然后，可以在 IC 掩模設(shè)計(jì)中看到并糾正與典型相鄰單元的任何違規(guī)行為。例如，當(dāng)切割形狀靠近單元邊緣放置時(shí)，它們可以與相鄰單元中的切割形狀相互作用，以創(chuàng)建面積小于設(shè)計(jì)規(guī)則允許的形狀。 ?

2.6 多圖案（Multi-Patterning）

? 堆疊底部最靠近器件的金屬層必須在間距上或非常靠近鰭片和多晶硅間距。這意味著這些層的金屬間距應(yīng)該是該工藝可以支持的最精細(xì)的幾何形狀。現(xiàn)代技術(shù)通過稱為自對(duì)準(zhǔn)雙重圖案化的多重圖案化技術(shù)來實(shí)現(xiàn)這一點(diǎn)。還實(shí)踐了需要三重或四重圖案的更復(fù)雜的方法。 ? 雙圖案化要求金屬堆疊的前幾層中的形狀被“著色” （colored），給定層上的不同顏色的形狀在工藝的不同步驟中被掩蔽和沉積。設(shè)計(jì)完成后，可以通過算法進(jìn)行著色，但在定制IC布局中，著色通常是手動(dòng)完成的，以最大限度地提高密度并優(yōu)化電氣特性。 ? 例如，Metal1 ColorA 的最小間距可能是 50納米 (nm)。Metal1 ColorA 與 Metal1 ColorB 交替使用可能會(huì)產(chǎn)生 25 nm 的間距，從而有效地將金屬密度和載流能力加倍。 ? 在典型的工藝中，前幾個(gè)金屬層需要著色（cloring），用于互連各層的通孔也需要著色。在大多數(shù)情況下，金屬形狀的手動(dòng)著色解決方案將由布局設(shè)計(jì)師“鎖定”，這意味著設(shè)計(jì)流程中稍后使用的算法無法更改著色。 ? 該策略為寄生效應(yīng)提供了可重復(fù)性和可預(yù)測性，但代價(jià)是一些不太激進(jìn)的設(shè)計(jì)規(guī)則。由于大多數(shù)設(shè)計(jì)中的數(shù)量龐大，通孔和觸點(diǎn)通常被放置為彩色但“解鎖”，并且著色算法設(shè)置最終顏色。 ?

? 2.7?電遷移和歐姆降（Electromigration and Ohmic Drops）

從平面互補(bǔ)金屬氧化物半導(dǎo)體 (CMOS)過渡到 finFET 的主要目的是讓更多器件進(jìn)入給定區(qū)域。這種轉(zhuǎn)變對(duì)電遷移和紅外或歐姆壓降等不良機(jī)制產(chǎn)生了深遠(yuǎn)的影響。晶體管密度的增加直接導(dǎo)致功率密度的增加。這意味著更多的電流流過器件附近堆疊中非常薄、間距緊密的導(dǎo)體和觸點(diǎn)。它還允許設(shè)備本身提供更多電流。 ? 由于這些原因，在開始布局之前考慮這些影響并在布局完成后制定分析和減輕這些影響的計(jì)劃至關(guān)重要。在某些情況下，在規(guī)劃階段進(jìn)行的初步分析會(huì)導(dǎo)致單個(gè)器件所使用的鰭片數(shù)量受到限制。由于電流消耗和由此產(chǎn)生的局部 IR 壓降，性能電路通常不會(huì)有多個(gè)鰭片（常見數(shù)量為四個(gè)） 。 ?

基于行的布局通常會(huì)配置為在行之間共享電源總線，這是在預(yù)測金屬中的 IR 壓降和電遷移時(shí)必須考慮的特性。 ? 另一個(gè)關(guān)鍵的考慮因素是器件本身的自熱以及器件正上方金屬中加速電遷移可靠性故障的影響。這種考慮對(duì)于基于絕緣體上硅 (SOI) 技術(shù)的finFET 尤為重要，因?yàn)?SOI 層的熱導(dǎo)率通常比體硅低100倍。

? 2.8 無源元件（Passive Components） ? 所有 IC 中都包含模擬、I/O 或其他“特殊”塊，而 finFET 技術(shù)提供了這些塊所需的一組有限組件。特別值得注意的是薄膜電阻器。某些技術(shù)提供的基層電阻器無法將CMOS 器件放置在同一區(qū)域。其他器件則提供中線電阻器，允許下方的 CMOS 組件阻礙堆棧中高金屬層上的信號(hào)和電源布線，這是設(shè)計(jì)人員在進(jìn)行布局規(guī)劃和設(shè)計(jì)電源傳輸方案時(shí)必須考慮到的 一個(gè)重大缺點(diǎn)。

? 堆疊在金屬氧化物半導(dǎo)體 (MOS)帽上的指狀帽通常作為工藝設(shè)計(jì)套件 (PDK)中的參數(shù)化單元(PCell)提供。這些電容器每單位面積具有不錯(cuò)的電容。也可以使用薄化電介質(zhì)帽，但需要額外的工藝步驟。采用電荷再分配數(shù)模轉(zhuǎn)換器的超高速數(shù)據(jù)轉(zhuǎn)換器可能需要1 皮法量級(jí)的非常小的單位電容器。此外，PDK還為帶隙參考電池和溫度傳感器提供典型的PNP BJT 。 ? ? ?

下一步是什么？

FinFET掩模布局很快就會(huì)迎來下一個(gè)重大技術(shù)突破，下一代技術(shù)被稱為“環(huán)繞柵極”，其中柵極材料完全包圍源極和漏極。它將采用硅納米片的形式——硅源極/漏極片的堆疊，柵極材料完全包裹在它們周圍。 ? 這是設(shè)備設(shè)計(jì)中字面“上升趨勢”的明顯延續(xù)。這一趨勢預(yù)計(jì)將推動(dòng)下一個(gè)創(chuàng)新，包括“堆疊式 CMOS ” ，其中p 溝道 MOS 和 n 溝道 MOS垂直堆疊在一起，而不是并排。與此同時(shí)，預(yù)計(jì)通過硅通孔連接到器件的背面電源/接地也將成為主流。?

審核編輯：黃飛

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